A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self- Adaptive Systems

Otero Marnotes, Andres; Salvador Perea, Rubén; Mora, Javier; Torre Arnanz, Eduardo de la; Riesgo Alcaide, Teresa y Sekanina, Lukás (2011). A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self- Adaptive Systems. En: "2011 NASA/ESA Conference on Adaptive Hardware and Systems (AHS)", 06/06/2011 - 09/06/2011, San Diego (California, USA). ISBN 978-1-4577-0598-4. pp. 336-343.

Descripción

Título: A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self- Adaptive Systems
Autor/es:
  • Otero Marnotes, Andres
  • Salvador Perea, Rubén
  • Mora, Javier
  • Torre Arnanz, Eduardo de la
  • Riesgo Alcaide, Teresa
  • Sekanina, Lukás
Tipo de Documento: Ponencia en Congreso o Jornada (Artículo)
Título del Evento: 2011 NASA/ESA Conference on Adaptive Hardware and Systems (AHS)
Fechas del Evento: 06/06/2011 - 09/06/2011
Lugar del Evento: San Diego (California, USA)
Título del Libro: Proceedings of 2011 NASA/ESA Conference on Adaptive Hardware and Systems (AHS)
Fecha: 2011
ISBN: 978-1-4577-0598-4
Materias:
Escuela: Centro de Electrónica Industrial (CEI) (UPM)
Departamento: Automática, Ingeniería Electrónica e Informática Industrial [hasta 2014]
Licencias Creative Commons: Reconocimiento - Sin obra derivada - No comercial

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Resumen

Modern FPGAs with Dynamic and Partial Reconfiguration (DPR) feature allow the implementation of complex, yet flexible, hardware systems. Combining this flexibility with evolvable hardware techniques, real adaptive systems, able to reconfigure themselves according to environmental changes, can be envisaged. In this paper, a highly regular and modular architecture combined with a fast reconfiguration mechanism is proposed, allowing the introduction of dynamic and partial reconfiguration in the evolvable hardware loop. Results and use case show that, following this approach, evolvable processing IP Cores can be built, providing intensive data processing capabilities, improving data and delay overheads with respect to previous proposals. Results also show that, in the worst case (maximum mutation rate), average reconfiguration time is 5 times lower than evaluation time.

Más información

ID de Registro: 12899
Identificador DC: http://oa.upm.es/12899/
Identificador OAI: oai:oa.upm.es:12899
URL Oficial: http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=5963956
Depositado por: Memoria Investigacion
Depositado el: 08 Nov 2012 11:53
Ultima Modificación: 21 Abr 2016 12:13
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