Pipeline-Based Power Reduction in FPGA Applications

Sacristán, Miguel Angel; Rodellar Biarge, M. Victoria y Díaz Lavadores, Antonio (2008). Pipeline-Based Power Reduction in FPGA Applications. En: "SPL2008 - IV Southern Conference on Programmable Logic", 26/03/2008-28/03/2008, Patagonia, Argentina. ISBN 978-84-612-2376-3.

Descripción

Título: Pipeline-Based Power Reduction in FPGA Applications
Autor/es:
  • Sacristán, Miguel Angel
  • Rodellar Biarge, M. Victoria
  • Díaz Lavadores, Antonio
Tipo de Documento: Ponencia en Congreso o Jornada (Artículo)
Título del Evento: SPL2008 - IV Southern Conference on Programmable Logic
Fechas del Evento: 26/03/2008-28/03/2008
Lugar del Evento: Patagonia, Argentina
Título del Libro: Proceedings of the IV Southern Conference on Programmable Logic, SPL2008
Fecha: 2008
ISBN: 978-84-612-2376-3
Materias:
Escuela: Facultad de Informática (UPM) [antigua denominación]
Departamento: Arquitectura y Tecnología de Sistemas Informáticos
Licencias Creative Commons: Reconocimiento - Sin obra derivada - No comercial

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Resumen

This paper shows how temporal parallelism has an important role in the power dissipation reduction in the FPGA field. Glitches propagation is blocked by the flip-flops or registers in the pipeline. Several multiplication structures are implemented over modern FPGAs, StratixII and Virtex4, comparing their results with and without pipeline and hardware duplication.

Más información

ID de Registro: 4678
Identificador DC: http://oa.upm.es/4678/
Identificador OAI: oai:oa.upm.es:4678
URL Oficial: http://www.splconf.org/spl08/
Depositado por: Memoria Investigacion
Depositado el: 25 Oct 2010 07:59
Ultima Modificación: 20 Abr 2016 13:48
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