Síntesis de un procesador en VHDL para su posterior volcado en una FPGA

Sanz Fernández, Rosa (2017). Síntesis de un procesador en VHDL para su posterior volcado en una FPGA. Proyecto Fin de Carrera / Trabajo Fin de Grado, E.T.S.I. de Sistemas Informáticos (UPM), Madrid.

Descripción

Título: Síntesis de un procesador en VHDL para su posterior volcado en una FPGA
Autor/es:
  • Sanz Fernández, Rosa
Director/es:
  • Peinado Bolós, Virginia
Tipo de Documento: Proyecto Fin de Carrera/Grado
Grado: Grado en Ingeniería de Computadores
Fecha: 2017
Materias:
Escuela: E.T.S.I. de Sistemas Informáticos (UPM)
Departamento: Sistemas Informáticos
Licencias Creative Commons: Reconocimiento - Sin obra derivada - No comercial

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Resumen

RESUMEN Para el desarrollo de este proyecto se ha realizado un extenso análisis acerca del procesador didáctico, definiendo los requisitos que cumple un procesador didáctico, así como de los procesos de síntesis. Paralelamente, se ha realizado un estudio acerca de los diferentes lenguajes de descripción hardware (HDL), mediante el cual se ha concluido que el lenguaje VHDL se ajusta adecuadamente al tipo de herramienta buscada. Por lo tanto, se ha tomado la decisión de emplear este lenguaje para generar los ficheros de los componentes y por consiguiente del procesador didáctico. Se ha decidido también, realizar una primera codificación de todos los componentes que forman el procesador didáctico de manera individual con la herramienta software ModelSim, y utilizar estos desarrollos como base para la posterior sintetización de los componentes con la herramienta ISE. Una vez hecho esto se ha implementado la unión progresiva de todos los componentes, generando una serie de componentes intermedios que ayudan a saber que la sintetización de dichos componentes y por lo tanto el desarrollo del procesador está siendo el correcto. De estos desarrollos se obtiene tanto el fichero .xise, como la vista RTL y las pruebas, verificando que la estructura es correcta así como el funcionamiento. Por último, se realiza la unión de la unidad de proceso, la memoria y la unidad de control para la creación del procesador didáctico, de manera que obtenemos el procesador sintetizado, con su correspondiente vista RTL, y finalmente se realizan pruebas del procesador sintetizado observando que cumple todos los requisitos anteriormente definidos. ABSTRACT For the development of this project has made an extensive analysis on didactic processor, defining the requirements of a didactic processor, as well as the processes of synthesis. In parallel, a study on the different hardware description languages (HDL) has been carried out, through which it has been concluded that the VHDL language is adequately adjusted to the type of tool sought. Therefore, the decision has been taken to use this language to generate the files of the components and by the didactic processor. It has also been decided to perform a first coding of all the components that form the didactic processor individually with the software tool ModelSim, and uses these developments as a basis for the subsequent synthesis of the components with the ISE of the instrument. Once this has been done, the progressive union of all the components has been implemented, generating a series of intermediate components that help to know that the synthesis of the components of the dials and therefore the development of the processor is being correct. From these developments you get both the .xise file, the RTL view and the tests, verifying that the structure is correct as well as the operation. Finally, the process unit, the memory and the control unit for the creation of the learning processor are connected, so that the synthesized processor is obtained, with its corresponding RTL view, and finally the synthesized processor tests observing that it fulfills all the previously defined requirements.

Más información

ID de Registro: 48931
Identificador DC: http://oa.upm.es/48931/
Identificador OAI: oai:oa.upm.es:48931
Depositado por: Biblioteca Universitaria Campus Sur
Depositado el: 08 Ene 2018 08:28
Ultima Modificación: 08 Ene 2018 08:28
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