Versión 2.0 de un modelo en VHDL del procesador Mc68000

Yurkiv, Serhiy (2018). Versión 2.0 de un modelo en VHDL del procesador Mc68000. Proyecto Fin de Carrera / Trabajo Fin de Grado, E.T.S. de Ingenieros Informáticos (UPM), Madrid, España.

Description

Title: Versión 2.0 de un modelo en VHDL del procesador Mc68000
Author/s:
  • Yurkiv, Serhiy
Contributor/s:
  • Hermida de la Rica, Mariano
Item Type: Final Project
Degree: Grado en Ingeniería Informática
Date: July 2018
Subjects:
Faculty: E.T.S. de Ingenieros Informáticos (UPM)
Department: Arquitectura y Tecnología de Sistemas Informáticos
Creative Commons Licenses: Recognition - No derivative works - Non commercial

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Abstract

Este proyecto es la segunda versión de un trabajo de fin de grado y describe las funcionalidades añadidas al proyecto ya comenzado. El proyecto es un modelo del procesador MC68000 en el lenguaje de descripción de hardware VHDL. En la primera versión del modelo se implementó la arquitectura simplificada del hardware base que hace posible la simulación del procesador además de una parte de su juego de instrucciones (ISA, del in glés instrucción set architecture). Los subsistemas han sido simplificados respecto a la versión real del procesador. Los subsistemas que se han implementado han sido la unidad de control, la ALU, el banco de registros, el contador de programa, el registro de estado, así como una memoria externa sencilla y otros módulos auxiliares que sirven para simular el comportamiento de las señales internas del procesador con el programa ModelSim. En este proyecto se ha centrado en ampliar el juego de instrucciones y modificar la arquitectura para así acercar más el modelo a la versión real del procesador. En el tiempo que dura este trabajo de fin de grado no da tiempo a terminar todo el juego de instrucciones por lo tanto habrá trabajo para terminar el simulador.---ABSTRACT---This project is the second version of a final degree project and describes the functionalities added to the project already started. The project is a model of the MC68000 processor in the VHDL hardware description language. In the first version of the model, the simplified architecture of the base hardware was implemented, which makes it possible to simulate the processor as well as a part of its instruction set architecture (ISA). The subsystems have been simplified relative to the real version of the processor. The subsystems that have been implemented have been the control unit, the ALU, the register bank, the program counter, the status register, as well as a simple external memory and other auxiliary modules that helps to simulate the behavior of the signals of the processor with the ModelSim program. In this project he has focused on expanding the set of instructions and modifying the architecture to bring the model closer to the real versión of the processor. In the time that this end-of-degree work lasts, there is no time to finish the whole set of instructions, so there will be work to finish the simulator.

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Item ID: 52825
DC Identifier: http://oa.upm.es/52825/
OAI Identifier: oai:oa.upm.es:52825
Deposited by: Biblioteca Facultad de Informatica
Deposited on: 29 Oct 2018 06:58
Last Modified: 29 Oct 2018 06:58
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