High level validation of an optimization algorithm for the implementation of adaptive Wavelet Transforms in FPGAs

Salvador Perea, Rubén; Moreno González, Félix Antonio; Riesgo Alcaide, Teresa y Sekanina, Lukás (2010). High level validation of an optimization algorithm for the implementation of adaptive Wavelet Transforms in FPGAs. En: "13th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, DSD 2010", 01/09/2010 - 03/09/2010, Lille, Francia. ISBN 978-0-7695-4171-6.

Descripción

Título: High level validation of an optimization algorithm for the implementation of adaptive Wavelet Transforms in FPGAs
Autor/es:
  • Salvador Perea, Rubén
  • Moreno González, Félix Antonio
  • Riesgo Alcaide, Teresa
  • Sekanina, Lukás
Tipo de Documento: Ponencia en Congreso o Jornada (Artículo)
Título del Evento: 13th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, DSD 2010
Fechas del Evento: 01/09/2010 - 03/09/2010
Lugar del Evento: Lille, Francia
Título del Libro: Proceedings of the 13th Euromicro Conference on Digital System Design: Architectures, Methods and Tools, DSD 2010
Fecha: Septiembre 2010
ISBN: 978-0-7695-4171-6
Materias:
Escuela: E.T.S.I. Industriales (UPM)
Departamento: Automática, Ingeniería Electrónica e Informática Industrial [hasta 2014]
Licencias Creative Commons: Reconocimiento - Sin obra derivada - No comercial

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Resumen

The work reported in this paper describes the steps given towards an FPGA-based implementation of evolvable wavelet transforms for image compression in embedded systems. An Evolutionary Algorithm (EA) for the design and optimization of the transform coefficients is tailored for a suitable System on Chip implementation. Several cut downs on the computing requirements have been done to the original algorithm, adapting it for the FPGA implementation. What this paper addresses more specifically is the validation of the algorithm using fixed point arithmetic for the whole optimization process. The results show how high quality transforms are evolved from scratch with limited precision arithmetic. Also, preliminary results of the implementation in an FPGA device are included.

Más información

ID de Registro: 7784
Identificador DC: http://oa.upm.es/7784/
Identificador OAI: oai:oa.upm.es:7784
URL Oficial: http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=5615635&tag=1
Depositado por: Memoria Investigacion
Depositado el: 04 Ago 2011 08:21
Ultima Modificación: 23 Feb 2017 17:41
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