Power Macro-modelling for IP-based Digital Systems at Register Transfer Level : Macromodelado del consumo de sistemas digitales basados en IPs descritos a nivel de transferencia de registros

Arafat Durrani, Yaseer (2008). Power Macro-modelling for IP-based Digital Systems at Register Transfer Level : Macromodelado del consumo de sistemas digitales basados en IPs descritos a nivel de transferencia de registros. Tesis (Doctoral), E.T.S.I. Industriales (UPM).

Descripción

Título: Power Macro-modelling for IP-based Digital Systems at Register Transfer Level : Macromodelado del consumo de sistemas digitales basados en IPs descritos a nivel de transferencia de registros
Autor/es:
  • Arafat Durrani, Yaseer
Director/es:
  • Riesgo Alcaide, Teresa
Tipo de Documento: Tesis (Doctoral)
Fecha: Marzo 2008
Materias:
Escuela: E.T.S.I. Industriales (UPM)
Departamento: Automática, Ingeniería Electrónica e Informática Industrial [hasta 2014]
Licencias Creative Commons: Reconocimiento - Sin obra derivada - No comercial

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Resumen

Power consumption has become a primal constraint in digital electronic design. In order to optimize power at early design phases, low power techniques are now widely investigated by architecture and compiler designs. However, there are still few architecture level power estimation tools that can be used over technology generations and is capable of modeling arbitrary circuits. A key challenge in the design of low power systems is the fast and accurate estimation of power dissipation. Power is a strongly pattern dependent function. Input statistics greatly influence on average power. In this thesis we propose solutions to the pattern dependence problem for intellectual property (IP) designs. This work addresses the problem of estimating power consumption at higher level of design abstraction namely, register transfer level (RTL). This power model for IPs is proposed that will be used in their integration in System on Chip (SoCs), Network on Chip (NoCs) etc. Traditional simulation-based approaches simulate the circuit using test/functional input pattern sets. Other recent approaches have used probabilistic techniques in order to cover a large set of input patterns. However, they trade-off accuracy for speed in ways that are not always acceptable. We investigate an alternative technique that combines the accuracy of simulation-based techniques with the speed of the probabilistic techniques. The resulting method is statistical in nature; it consists of applying randomly-generated input patterns to the circuit and monitoring, with a simulator, the resulting power value. This is continued until a value of power is obtained with a desired accuracy, at a specified confidence level. In this thesis, a new power macro-modelling technique for RTL model of digital electronic circuits is presented. This technique allows to estimate the power dissipation of intellectual property components to their statistical knowledge of the primary inputs/outputs. During power estimation procedure, the sequence of an input stream is generated by a genetic algorithm (GA) using input metrics and the macromodel function is used to construct a set of functions that maps the input metrics of a macro-block to its output metrics. Then, a Monte Carlo zero-delay simulation is performed for RTL and the power dissipation is predicted by a macro-model function. The most important contribution of the method is that it allows fast power estimation of IP-based design by a simple addition of individual power consumptions. This makes the power modelling of SoCs an easy task that permits evaluation of power features at the architectural level. In order to evaluate our model, we have constructed IP-based digital systems using different IP macro-blocks. In experiments with individual IP macro-blocks, the results are effective and highly correlated, with an average error of just 1-3%. Este trabajo de investigación está orientado a la estimación y optimización del consumo de circuitos digitales, basado en macromodelos estadísticos. Se han realizado dos actividades esenciales, una dedicada al desarrollo de un macromodelo de consumo y otra dedicada a su comprobación experimental. El consumo de potencia ha llegado a ser una limitación primitiva en el diseño electrónico digital. Para optimizar la potencia en las fases tempranas del diseño, las técnicas de bajo consumo se investigan desde diversos puntos de vista: diferentes niveles de abstracción, como técnicas de estimación de consumo, de reducción del mismo, etc. Sin embargo, hay todavía pocos instrumentos de estimación de potencia de nivel de arquitectura que se puedan utilizar sobre diferentes tecnologías y sean capaces de modelar circuitos arbitrarios. Un desafío clave en el diseño de sistemas de baja potencia es la estimación rápida y exacta de la disipación de la potencia. La potencia es un modelo de función dependiente. La distribución estadística de los patrones de entrada tiene influencia en la potencia media. En esta tesis se propone un método de modelado del consumo de macro-bloques (IPs) que permitirá de manera sencilla y cómoda estimar el consumo de un sistema en chip que utilice tal IP. Así, la estimación propuesta se basa en propiedades de las entradas a las que está sometido el IP en su integración final. La estimación se realiza a nivel de transferencia de registros (RTL) como el de entrada del diseño. Los enfoques tradicionales basados en la simulación simulan el uso de circuitos de conjuntos de entrada prueba/funcionales del conjunto. Otros enfoques recientes han utilizado las técnicas probabilísticas para cubrir un conjunto grande de parámetros de entrada. Sin embargo, no siempre los resultados de precisión y rapidez de cálculo son satisfactorios. En esta Tesis investigamos una técnica alternativa que combina la precisión de técnicas basadas en la simulación con la velocidad de las técnicas probabilísticas. El método resultante para general los macromodelos de consumo de los IPs es estadístico en la naturaleza; consiste en aplicar patrones con unas características estadísticas al circuito y calcular, con un simulador, el valor resultante de la potencia. Esto se continúa hasta que se obtenga un valor de potencia con una certeza deseada, en un nivel especificado de confianza. En esta tesis, se presenta una nueva técnica de macro-modelado de potencia para nivel RTL de circuitos electrónicos digitales. Esta técnica permite estimar disipación de energía de IPs a su conocimiento estadístico de las entradas/salidas primarias. Durante el procedimiento de la estimación de la potencia, la sucesión una secuencia de entrada es generada por un algoritmo genético (GA) utilizando métrica de entrada. La función del macromodelo se utiliza para construir un conjunto de funciones que traza la métrica de entrada de un IP a su métrica de salida. continuación, se realiza una simulación “sin retardos” (zero-delay) Monte Carlo nivel RT y la disipación de la potencia es estimada por una función. La contribución más importante del método es que permite la estimación rápida de la potencia de la por una adición sencilla de consumos individuales de potencia. Esto hace el modelado de la potencia del Sistema en Chip (SoC) una tarea fácil que permite la evaluación características de potencia en el nivel de arquitectura. Para evaluar nuestro modelo, nosotros hemos construido un sistema con diferentes de IP. En los experimentos con macro-bloques individuales de IP, los resultados son efectivos.

Más información

ID de Registro: 966
Identificador DC: http://oa.upm.es/966/
Identificador OAI: oai:oa.upm.es:966
Depositado por: Archivo Digital UPM
Depositado el: 24 Abr 2008
Ultima Modificación: 20 Abr 2016 06:36
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