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Diseño de un elaborador VHDL
Citation
Sánchez Cámara, Rubén Carlos (2009). Diseño de un elaborador VHDL. Proyecto Fin de Carrera / Trabajo Fin de Grado, Facultad de Informática (UPM).
Description
| Title: | Diseño de un elaborador VHDL |
|---|---|
| Author/s: |
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| Contributor/s: |
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| Item Type: | Final Project |
| Date: | 2009 |
| Subjects: | |
| Faculty: | Facultad de Informática (UPM) |
| Department: | Arquitectura y Tecnología de Sistemas Informáticos |
| Creative Commons Licenses: | Recognition - No derivative works - Non commercial |
Abstract
VHDL (VHSIC, Hardware Description Language) es un lenguaje de descripción hardware capaz de abarcar todo el ciclo de desarrollo de un sistema digital, desde los requisitos y necesidades iniciales hasta la simulación y validación del prototipo hardware de dicho sistema. Los lenguajes de descripción hardware se gestaron durante los años setenta, momento en el que se produjo un enorme desarrollo electrónico y tecnológico que provocó un cambio radical en los métodos de diseño de sistemas y de fabricación de sistemas digitales que existían en esa época.
More information
| Item ID: | 1614 |
|---|---|
| DC Identifier: | https://oa.upm.es/1614/ |
| OAI Identifier: | oai:oa.upm.es:1614 |
| Deposited by: | Archivo Digital UPM |
| Deposited on: | 22 May 2009 |
| Last Modified: | 24 May 2022 15:20 |
