Design of a low power FFT architecture for 6G

Viqueira Rodríguez, Manuel (2021). Design of a low power FFT architecture for 6G. Thesis (Master thesis), E.T.S.I. Telecomunicación (UPM).

Description

Title: Design of a low power FFT architecture for 6G
Author/s:
  • Viqueira Rodríguez, Manuel
Contributor/s:
  • Garrido Galvez, Mario
  • López Vallejo, María Luisa
Item Type: Thesis (Master thesis)
Masters title: Ingeniería de Sistemas Electrónicos
Date: 6 July 2021
Subjects:
Freetext Keywords: FFT, VHDL, ASIC, radix, shift-and-add, CORDIC, algorithmic transformations.
Faculty: E.T.S.I. Telecomunicación (UPM)
Department: Ingeniería Electrónica
Creative Commons Licenses: Recognition

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Abstract

El objetivo de este Trabajo de Fin de Master es el dise~no de una arquitectura de la transformada rápida de Fourier (FFT) de bajo consumo sobre application-specific integrated circuit (ASIC) para su uso en 6G. El interés en este campo viene motivado por los nuevos requisitos de bajo consumo de la tecnología 6G, que se cifran en 1 Tb/J de eficiencia energética del sistema completo. La FFT es un elemento fundamental de la capa física de los sistemas de comunicaciones. Así, cualquier reducción en el consumo de potencia tendría un impacto directo en el consumo del sistema. Para este fin, primeramente se ha realizado una investigación del estado del arte de los componentes de una FFT, y se han analizando las técnicas disponibles para su diseño. Una vez analizado el estado del arte, se han propuesto una serie de posibles mejoras a estos componentes, con el objetivo de reducir lo máximo posible el consumo de potencia de la FFT en su conjunto. Tras esto, se han implementado las arquitecturas a analizar usando VHDL. En paralelo, se han solicitado algunos componentes que requerían sintetizadores con los que no contábamos al consorcio Europractice. Una vez acabada la implementación y el testeo de todos los componentes, se han implementado y testeado las arquitecturas FFTs al completo. Al terminar todas las implementaciones en VHDL, se ha procedido a la síntesis de todos los componentes y FFTs en células estándar para tecnología TSMC de 40 nm por medio del sintetizador Design Compiler. Finalmente, todos los diseños propuestos han sido analizados y comparados para conseguir la arquitectura FFT con el menor consumo de potencia posible. Los resultados experimentales muestran que la arquitectura propuesta consume sólo 7.73 mW.

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Item ID: 68451
DC Identifier: https://oa.upm.es/68451/
OAI Identifier: oai:oa.upm.es:68451
Deposited by: Manuel Viqueira Rodríguez
Deposited on: 08 Sep 2021 06:44
Last Modified: 08 Sep 2021 06:44
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