A Novel Scalable Deblocking-Filter Architecture for H.264/AVC and SVC Video Codecs

Cervero, Teresa; Otero Marnotes, Andres; López, S.; Torre Arnanz, Eduardo de la; Gallicó, G.; Sarmiento, Roberto y Riesgo Alcaide, Teresa (2011). A Novel Scalable Deblocking-Filter Architecture for H.264/AVC and SVC Video Codecs. En: "2011 IEEE International Conference on Multimedia and Expo (ICME)", 11/07/2011 - 15/07/2011, Barcelona, España. ISBN 978-1-61284-348-3. pp. 1-6.

Descripción

Título: A Novel Scalable Deblocking-Filter Architecture for H.264/AVC and SVC Video Codecs
Autor/es:
  • Cervero, Teresa
  • Otero Marnotes, Andres
  • López, S.
  • Torre Arnanz, Eduardo de la
  • Gallicó, G.
  • Sarmiento, Roberto
  • Riesgo Alcaide, Teresa
Tipo de Documento: Ponencia en Congreso o Jornada (Artículo)
Título del Evento: 2011 IEEE International Conference on Multimedia and Expo (ICME)
Fechas del Evento: 11/07/2011 - 15/07/2011
Lugar del Evento: Barcelona, España
Título del Libro: Proceedings of 2011 IEEE International Conference on Multimedia and Expo (ICME)
Fecha: Septiembre 2011
ISBN: 978-1-61284-348-3
Materias:
Escuela: Centro de Electrónica Industrial (CEI) (UPM)
Departamento: Automática, Ingeniería Electrónica e Informática Industrial [hasta 2014]
Licencias Creative Commons: Reconocimiento - Sin obra derivada - No comercial

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Resumen

A highly parallel and scalable Deblocking Filter (DF) hardware architecture for H.264/AVC and SVC video codecs is presented in this paper. The proposed architecture mainly consists on a coarse grain systolic array obtained by replicating a unique and homogeneous Functional Unit (FU), in which a whole Deblocking-Filter unit is implemented. The proposal is also based on a novel macroblock-level parallelization strategy of the filtering algorithm which improves the final performance by exploiting specific data dependences. This way communication overhead is reduced and a more intensive parallelism in comparison with the existing state-of-the-art solutions is obtained. Furthermore, the architecture is completely flexible, since the level of parallelism can be changed, according to the application requirements. The design has been implemented in a Virtex-5 FPGA, and it allows filtering 4CIF (704 × 576 pixels @30 fps) video sequences in real-time at frequencies lower than 10.16 Mhz.

Más información

ID de Registro: 12900
Identificador DC: http://oa.upm.es/12900/
Identificador OAI: oai:oa.upm.es:12900
URL Oficial: http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=6012075
Depositado por: Memoria Investigacion
Depositado el: 08 Nov 2012 11:39
Ultima Modificación: 21 Abr 2016 12:13
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