Red de procesadores evolutivos para solucionar el problema de los tres colores : implementación en hardware

Resumen

En este trabajo se diseña una Red de Procesadores Evolutivos (NEP) para solucionar el Problema de los Tres Colores. Para obtener el resultado, se utilizó como recurso de Hardware un FPGA. El objetivo principal de este trabajo, es demostrar la factibilidad de la implementación física de algoritmos paralelos para solucionar problemas NP ? Completos. Con esta implementación se logra que la ejecución de la solución al problema se haga de forma fiable, rápida y eficaz. El proyecto fue desarrollado usando la herramienta ISE 12.1 de Xilinx, utilizando como lenguaje de descripción de hardware al VHDL. Para la simulación se utilizó la herramienta ISim 12.1, también de Xilinx. Los resultados fueron probados utilizando la plataforma Atlys Board de la compañía Digilent la cual contiene un FPGA Spartan-6 LX45, también de Xilinx. Se muestran imágenes de la herramienta empleada, del Kit de Pruebas, así como de la simulación realizada y una tabla con los datos que demuestran que la implementación de este algoritmo complejo utilizó muy pocos recursos del FPGA empleado.

ABSTRACT

In this paper, a Network of Evolutionary Processors (NEP) is implemented, to solve the problem of the three colors.
To achieve implementation, it was used as an FPGA hardware resource. The main objective of this work is to
demonstrate the feasibility of the physical implementation of parallel algorithms to solve problems NP - complete.
With this implementation is achieved that the implementation of the solution to be made reliably, quickly and efficiently. The project was developed using the Xilinx ISE 12.1 tool, using hardware description language to VHDL.
For the simulation tool was used ISim 12.1, also from Xilinx. The results were tested using the platform Atlys Board
Company which contains a Digilent Spartan-6 LX45 FPGA, Xilinx also. Images of the tool used, the Test Kit and
simulation performed and a table of data showing that the implementation of this complex algorithm used very few
FPGA resources used are shown.